日前，台积电资深副总经理暨副共同首席运营官张晓强在2024技术论坛上宣布，台积电已成功集成不同晶体管架构，在实验室做出CFET（互补式场效应晶体管）。张晓强指出，CFET预计将被导入下一代的先进逻辑工艺。CFET是2nm工艺采用的纳米片场效应晶体管（NSFET，也称为环栅或 GAA）架构后，下一个全新的晶体管架构。从14nm导入三维FinFET（鳍式场效应晶体管）起，人们已将摩尔定律推进到3nm节点，明年即将量产的2nm芯片将全面转向GAA架构。与此同时，人们也在积极储备下一代的芯片技术力量。全新的CFET架构或将成为埃米时代的主流架构。
芯片三巨头发力下一代晶体管
CFET 作为一种晶体管垂直堆叠CMOS工艺，于 2018 年由比利时微电子研究中心(IMEC)提出。人们普遍认为，CFET将会被用于未来更为尖端的埃米级制程工艺。根据此前IMEC公布的技术路线图，凭借CFET，芯片工艺技术在2032年将有望进化到5埃米（0.5nm），2036年有望实现2埃米（0.2nm）。
因此，不仅是台积电，还包括三星、英特尔在内的芯片三巨头，都对CFET的开发给予高度重视。英特尔是三家中最早演示CFET的，早在2020年就在由IEEE电子器件协会主办的IEEE IEDM会议上发布了早期版本，其围绕 CFET 制造的最简单电路（inverter）做了多项改进。英特尔组件研究小组首席工程师Marko Radosavljevic表示：“inverter是在单个鳍片上完成的。在最大缩放比例下，它将是普通CMOS逆变器尺寸的50%。”此外，英特尔还通过将每个器件的纳米片数量从2个增加到3个，将两个器件之间的间距从50 nm减小到30 nm。
三星对CFET的开发也很积极。在当时的会议上，三星演示了48nm和45nm接触式多晶硅间距 (CPP) 的结果。三星成功的关键在于能够对堆叠式pFET和nFET器件的源极和漏极进行电气隔离，这使设备的产量提高了80%。
台积电在2023年欧洲技术研讨会期间表示，CFET 晶体管现已在台积电实验室中进行性能、效率和密度测试，同时强调将p型和n型FET集成到单个器件中，CFET需要使用高数值孔径EUV光刻机来制造。随着台积电近日宣布在实验室做出CFET，三大芯片巨头之间的研发竞赛将变得更为激烈。
当然，除芯片三巨头之外，其他国家和地区的企业和研究机构也在积极参与CFET的开发与研制。有报道称，中科院微电子所集成电路先导工艺研发中心殷华湘/吴振华研究团队利用业界主流的Design-Technology Co-optimization（DTCO）方法全面探索了CFET的器件架构优势，提出了新型混合沟道CFET（Hybrid Channel Complementary FET，HC-CFET）结构设计和集成方案。该成果发表在2022年的《电气和电子工程师协会电子器件学报》期刊上。日本产业技术综合研究所与中国台湾半导体研究中心（TSRI）等，也在合作开发CFET相关的课题。
CFET架构2032年超越1nm节点
所有的现代计算机芯片都是由晶体管组成的。经典的平面晶体管结构都包含一个栅极、一个源极和一个漏极，并排列在一个二维平面上。当人们对栅极施加一个电压，栅极就会打开，电流从源极流向漏极，电路就会导通。这是现代计算机芯片最基础的结构。
但随着晶体管的尺寸不断缩小，特别是沟道的尺寸也随之缩小，人们面临的问题也随之增加，比如漏电就是其中之一。人们的解决方案是改变晶体管的结构——从二维平面变为三维立体，FinFET架构就是在这个背景下被提出，其基本上仍然采用平面晶体管结构，但将导电沟道向上拉伸为垂直鳍片，以改善漏电问题。
2011年，英特尔推出了首款商用的FinFET结构芯片。几年后，三星和台积电也开始生产16nm和14nm FinFET芯片。此后，先进工艺一直基于FinFET架构在发展，一直延续到当前的5nm和3nm。
然而目前FinFET技术已经达到极限，高漏电问题再次困扰着人们。为了进一步缩小晶体管、解决并降低成本，整个行业正在转向GAA技术。台积电已经确定将在其N2工艺节点上转向 GAA，计划在2025年初开始生产基于GAA架构的芯片。首批芯片预计将用在新一代苹果iPhone手机上。
平面晶体管的导电沟道只在表面，FinFET的导电沟道在三面，栅极则环绕在导电沟道周围。与原始平面晶体管相比，FinFET更紧凑，因此使用FinFET，人们现在能够将工艺节点向下进一步延伸。CFET的变化更大，其目的是在单一集成工艺中将n型（nFET）和p型（pFET）晶体管堆叠在一起。这种设计有望将晶体管密度提高近一倍，同时三维叠层设计可以缩短晶体管之间的距离，优化电气特性，从而提高整体性能，为摩尔定律的下一阶段铺平道路。
量产难度与成本增加不容忽视
如果说2nm芯片将全面转向CAA架构，那么CFET将成为埃米时代的技术。IMEC CMOS总监Naoto Horiguchi在国际电子器件会议(IEDM) 演讲时表示：“仅使用CAA来缩放CMOS器件是非常困难的。”“借助 CFET，我们可以继续器件扩展，然后可以将其与Chiplet和先进封装等其他技术相结合，以提高芯片性能。CFET正在为器件的持续扩展开辟一条道路。”IMEC 预计，CFET架构将在2032年左右超越1nm节点。
当然CFET面临的问题还有很多，特别是未来量产过程中，CFET的制造将更加困难。一方面CFET架构比CAA架构的3D结构更高，结构纵横比的增加将带来更大的制造挑战；另一方面，CFET需要非常高的掺杂剂激活，需要非常低的接触电阻率，需要为CFET提供特殊的高k/金属栅极，而且这些都必须在非常高的堆叠结构中完成。
台积电表示，CFET架构的重大挑战可能会导致工艺复杂性和成本增加。“为了克服这些挑战，必须仔细选择集成方案，以降低工艺复杂性，并最大限度地减少对新材料和工艺能力的要求。”台积电器件架构开拓总监Szuya Liao表示，“参与早期 EDA/流程工具开发，为重大设计变更做好准备也很重要。”
