5月27日至29日，2026第十届集微大会在上海张江科学会堂隆重举行。作为本届大会核心峰会之一，AI赋能峰会于大会首日举办，聚焦“算力筑基，大模赋能”主题，打造一场聚焦产业落地、技术变革与生态重构的AI行业盛会。
图/日观芯设销售副总黄一峰
日观芯设销售副总黄一峰受邀出席，就《AI加速半导体设计全流程，企业落地即用新范式》作主旨演讲，并介绍RigorAI——全球首个商用AI全流程芯片设计平台，以私域便捷部署、统一底座、智能体集群与专家大模型，破解传统EDA工具效率瓶颈、人才短缺、迭代缓慢等行业痛点，为芯片设计产业带来全链路智能化升级。
当前，芯片设计迈入百亿门级时代，集成IP数量激增，性能、功耗、面积多目标约束复杂，传统EDA工具链呈现明显短板：工具单点能力分散、数据与接口不统一、高度依赖人工脚本与经验判断，难以实现“设计、验证、优化、签核”的自动化闭环；同时资深设计人才稀缺、成本高企，多项目并行压力加剧，行业竞争全面转向效率与周期比拼。
图/日观芯设销售副总黄一峰
“AI浪潮下，芯片设计公司最需要的不是单点EDA工具加上AI局部优化，而是贯穿知识与数据、工作流操作系统、智能执行的芯片设计自动化平台，”黄一峰表示，RigorAI正是基于这一理念构建，形成芯片设计智能 “眼、手、脑”核心框架，帮助管理者和工程师驾驭人工智能——
具体而言，“眼”即数据提取与数据库，原生智能的芯片数据分析工具+智能报告提取+TB级数据库；“手”即开放式、高准确率、保障安全的设计脚本生成+工具与计算资源调度；“脑”即基于开源大模型推理能力+芯片专家级知识+可复用能力（Skills）的平台。
黄一峰介绍，依托上述核心能力，RigorAI可实现工程师人均提效33%以上，显著缩短设计与验证周期、加快产品上市（TTM）、降低单款芯片研发成本。平台配套自研RigorTime静态时序分析、RigorCons时序约束管理、RigorDRC物理验证工具、RigorEMIR电源完整性签核软件等，形成了完整AI设计工具矩阵，并适配国内外GPU算力，提供一站式解决方案。
目前，RigorAI已在多家头部芯片设计企业落地应用，累计服务数十款产品开发。服务十余款产品开发：通过AI驱动自动化与标准化工作流，构建设计、验证闭环，全面提升设计质量与流片成功率，覆盖项目经理、CAD工程师、模块工程师等全角色场景，验证了平台成熟度与商用价值。
在芯片设计从人工驱动、工具辅助，转向AI原生、全流程自动化的新阶段，统一数据底座、智能体协同、无幻觉决策将成为下一代设计平台标配，降本增效、安全可控、生态共建成为核心趋势。日观芯设凭借提前3年的技术布局，整合平台数据，率先实现商用化落地，实现应用场景多点开花，产业生态初步显现，为国产芯片设计效率突破与产业升级提供关键支撑。
黄一峰强调，日观芯设未来将持续深化RigorAI平台能力，联合产业链伙伴共建AI芯片设计生态，以技术创新推动全球芯片设计产业迈向更高效率、更低成本、更快迭代的智能化时代。
