4月15日，Cadence（楷登电子）宣布，已面向 Samsung Foundry 4 纳米及更高的工艺节点推出优化的 Cadence® 数字全流程20.1版本。
图片来源：Cadence
Cadence 数字流程 20.1 版本针对 Samsung Foundry 先进工艺技术提供量身打造的优化能力。
基于本次合作，设计师可以使用 Cadence工具达到更优的功耗、性能和面积（PPA）目标，以及面向超大规模计算应用交付精确且一次流片成功的芯片。
机器学习（ML）功能可帮助用户利用现有设计来训练 GigaOpt™ 优化技术，相比传统布局流程实现设计裕度的最小化。
结合高性能时钟网络架构，数字 GigaPlace XL 技术支持大型/标准单元同步布局，支持自动化版图规划，从而达到更高的设计生产力，同时大幅优化线长和功耗。统一的设计实现、时序及 IR 签核引擎进一步增强了签核收敛，减少设计裕度和迭代次数。
据Cadence楷登官方微信公众号显示，为了加速 Samsung Foundry 先进工艺技术的设计流程，现已推出针对大型/标准单元同步布局、时钟网络、平衡的 H 型时钟树分布、功率输出网络及 IR 优化等通用高性能计算（HPC）任务的流程示例。
此外，完整的 Cadence RTL-to-GDS 流程也面向 Samsung Foundry 的工艺技术进行了优化，包括 Genus Synthesis Solution 综合解决方案、 Cadence Modus DFT 软件解决方案、Innovus Implementation System 设计实现系统、Quantus™ Extraction Solution 提取解决方案、Tempus™ Timing Signoff Solution 时序签核解决方案、Tempus ECO Option、Tempus Power Integrity Solution 电源完整性解决方案等。
Cadence公司数字与签核研发事业部全球副总裁Michael Jackson 表示，得益于和Samsung Foundry 的长期合作，设计师可以快速采纳Samsung Foundry经过验证的 HPC 方法论，按时实现卓越的硅片性能。（校对/若冰）
