英特尔制造开发与客户互动副总裁兼总经理克里斯·奥思（Chris Auth）认为，与台积电相比，英特尔更适合使用High NA EUV光刻机。他解释说，由于英特尔的产品采用背面供电，可以直接用High NA EUV光刻电路。
英特尔首席技术官（CTO）普什卡尔·拉纳德（Pushkar Ranade）解释说，追赶台积电是规模问题，而非技术问题。
High NA EUV光刻机提高了光线在晶圆上的分辨率，可实现16nm至8nm之间的间距（pitch），使芯片制造商能够通过单次曝光节省成本。在光刻技术中，间距指两个特征结构之间的空间，台积电等制造商通常分阶段印制特征结构，因为单个阶段所遵循的间距，不必像将整个设计一次性打印时那样紧密。
奥思表示，由于英特尔的间距要求不像台积电那样苛刻，公司将能够依赖High NA。这带来了更宽松的容错空间，因为较宽松的间距降低了对电路印制精度的要求。
他称：“我们采用背面供电，这实际上减轻了正面的一些间距要求，从而让我们可以直接用High NA光刻。台积电必须应对非常紧密的间距，因为他们没有背面供电，无法用High NA做到这一点，所以他们必须使用EUV双重曝光（double patterning）。”
奥思补充说，Intel 14A（1.4nm）“如今已是PDK（工艺设计套件）的可选方案，我们正与客户逐一洽谈”。
通过背面供电，英特尔将芯片上的供电电路转移到硅晶圆的背面，从而为晶圆“正面”的电路腾出空间——计算晶体管以及负责在晶体管之间传输数据的电路都位于正面。奥思的表态证实，该公司现在将把这项技术用于Intel 14A工艺，而此前一些报道讨论的是在Intel 18A（1.8nm）节点上使用。
回到与台积电的比较，英特尔首席技术官普什卡尔·拉纳德也谈到了公司在全球晶圆代工行业与这家企业竞争的努力。拉纳德承认，台积电“如今是比我们大得多的晶圆制造商”，并补充说“在规模上追赶将是一个缓慢的过程，一个渐进的过程”。
但他补充说，在技术追赶方面，英特尔“已经到位”。英特尔“在性能、功耗或面积密度上也许只差几个百分点”，这种“某家代工厂略微领先或落后”的对比方式，只有在一家公司落后“整整一个世代”时才说得通。
拉纳德强调，执行力才是英特尔与台积电之间的关键差别，他表示：“所以，你可以差几个百分点，但你必须准时交付。你的执行力必须能让良率非常高，以支撑非常大、非常快的产能爬坡。所以这实际上比在性能或面积上追赶几个百分点更重要。”
尽管英特尔已多次表达对其14A制造工艺技术的乐观态度，但据供应链方面的报道，台积电正在加快其量产时间表，这为拉纳德的说法提供了佐证。
半导体行业近来的一大进展是n型与p型晶体管的堆叠。这两种晶体管是当今芯片制造的支柱，IBM最近宣布将采用堆叠方案，作为其0.7nm工艺节点计划的一部分。
英特尔元件研究副总裁兼公司院士杰克·卡瓦列罗斯（Jack Kavalieros）讨论了这种做法存在的问题。他表示：“过去位于顶部甚至底部的连接，现在必须垂直地布设在晶体管之间。这是一个新的挑战，因为刻蚀沟槽并填充沟槽的深宽比要求变得越来越困难。所以堆叠晶体管并非那么简单，因为你还得考虑如何将它们互连。”他补充说，填充问题可能留下气隙和孔洞。
