近日,中国科学院微电子所高频高压中心刘新宇研究员团队与香港大学、青禾晶元集团、武汉大学、中国科学院物理研究所等团队合作成功研发出大尺寸4H/3C-SiC 单晶复合衬底，突破低压（<600V）4H-SiC 器件比导通电阻极限性能。
SiC 作为下一代功率电子核心材料，凭借高击穿场、高导热性等优势，已在 650V-3300V 中高压领域实现商业化应用，但在低电压场景中却长期处于竞争劣势。传统高质量4H-SiC 衬底电阻率高达 15-20 mΩ•cm，其衬底电阻占低电压器件比导通电阻的 50% 以上，严重限制了器件电流能力与能效提升。尽管行业尝试通过减薄衬底缓解这一问题，但却带来机械脆性增加、制造成本上升等新挑战。与此同时，立方相 3C-SiC 具备超高掺杂能力（掺杂浓度可达 10²⁰ cm⁻³），电阻率可低至 0.5 mΩ•cm以下，为低导通电阻器件提供了新思路。
基于此团队创新性地提出“高质量4H-SiC薄膜+低阻3C-SiC 衬底”的异质集成方案，既保留 4H-SiC 的高结晶质量与高击穿场强优势，又充分发挥 3C-SiC 的低电阻特性，成功打破了这一长期制约器件发展的“两难困境”，异质集成材料衬底电阻率降至 0.39 mΩ•cm，较传统 4H-SiC 衬底降低 45 倍，为低压SiC 功率器件的性能跃升提供了新质解决方案。
团队首先通过氢离子注入在 4H-SiC 晶圆中形成预剥离层，随后采用高氩枪电压、低电流的离子束表面活化工艺实现高强度键合，有效解决了当前3C-SiC 晶圆翘曲导致的键合难题，键合率达87%，4H/3C-SiC界面热边界电阻低至 1±0.7/-0.6 m²・K/GW，为国际同类 SiC 键合系统中的最低值，有效保障了器件的散热性能；界面电势垒低于 30.4mV，实现了键合界面高效电子隧穿；后续通过超高温退火、化学机械抛光与原子级蚀刻处理，获得满足外延生长要求的高质量衬底表面。
基于该复合衬底，团队成功制备了 200V 肖特基势垒二极管。测试结果显示，器件比导通电阻低至国际同类最优水平0.50 mΩ•cm2，较传统 4H-SiC 衬底器件降低 47%；浪涌电流耐受能力达到 312A，展现出优异的电热鲁棒性。从比导通电阻与击穿电压的对比图来看，4H/3C-SiC工程化衬底上器件性能优于4H-SiC 衬底上器件极限性能，在击穿电压为 100 V 至 600 V 的范围内，工程化衬底可使比导通电阻降低 3 - 6 倍。可见，新型工程衬底为下一代低压碳化硅功率器件提供了一个富有前景的平台。
论文”Single-Crystal 4H/3C-SiC Engineered Substrate: A Novel Platform Enabling High-Performance Low-Voltage SiC Devices”于12月8日以口头报告形式发表在第71届国际电子器件大会上（IEDM 2025）。微电子所邢湘杰博士研究生为第一作者，微电子所王鑫华研究员、武汉大学袁超研究员、青禾晶元集团母凤文研究员、香港大学张宇昊教授为论文共同通讯作者。
图1 3C-SiC、4H/3C-SiC和4H-SiC衬底电阻率比对图
图2 4H/3C - SiC肖特基势垒二极管及横截面示意图
图3 室温下在常规4H-SiC衬底和4H/3C-SiC工程衬底上200V SBD的正向I-V特性和比导通电阻; 4H/3C-SiC工程衬底与 4H-SiC 衬底上SBD击穿电压（BV）与比导通电阻（Ron,sp）性能
图4 （a） 电路示意图，（d）理想波形和（c）浪涌电流测试装置的照片。不同浪涌电流水平下（d）4H/3C-SiC工程衬底和（e）4H-SiC衬底上SBD的电流和电压波形，分别显示在312 A和256 A峰值电流下发生故障。（f）使用最终安全耐受波形重建I-V特性。
