Cadence 与 Intel 代工厂合作,通过 EMIB 封装技术实现异构集成

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Cadence 与 Intel 代工厂合作开发并验证了一项集成的先进封装流程。该流程能利用嵌入式多晶粒互连桥接(EMIB)技术来应对异构集成多芯粒架构不断增长的复杂性。此次合作意味着 Intel 客户将能够利用先进封装技术来加速高性能计算(HPC)、人工智能和移动设备计算的设计空间方面的进步。这一先进的 EMIB 流程将使设计团队受益,帮助他们从早期系统级规划、优化和分析无缝过渡到 DRC 实现和物理签核,并且无需转换数据格式。这是一次革命性的合作,有望显著缩短复杂多芯粒封装的设计周期。

此先进封装流程包括 Cadence Allegro® X APD(用于元件摆放、信号/电源/接地布线、设计同步电气分析、DFM/DFA 和最终制造输出)、Integrity 3D-IC Platform 与 Integrity System Planner(用于系统级设计聚合、规划和优化)、Sigrity 与 Clarity 求解器(用于 3D 电磁提取、双参数生成、早期和签核信号完整性、直流/交流电源分析以及封装模型提取)、Celsius 求解器(用于早期阶段和签核阶段的热签核/应力分析)、Virtuoso® Studio(用于 EMIB 桥接的信号/电源/接地布线)以及 Pegasus Verification System(用于签核 DRC 和 SystemLVS)。

“越来越多的工程师开始将目光转向多芯粒架构和先进封装,因此拥有合适的设计工具和方法变得更加重要,”Cadence 定制 IC 和 PCB 事业部研发副总裁 Michael Jackson 说道,“Cadence 与 Intel 的合作通过提供经过 EMIB 认证的参考流程,有助于简化向异构集成解决方案的过渡。这一流程经过优化,可以帮助双方的共同客户轻松应对现代电子设计的复杂性,在瞬息万变的科技市场保持前沿地位。”

“要获得无缝的设计流程,在工程项目的规划和实现阶段尽早进行热、信号完整性和电源建模至关重要,”Intel 代工厂副总裁兼产品与设计生态系统总经理 Rahul Goyal 表示,“通过在前期纳入这些考虑因素,工程师可同时开展设计和签核任务,有助于避免潜在的下游延误。此外,这种积极主动的方法还能确认设计的可行性,确保设计始终符合规定的标准和准则。”

此次战略合作必将为客户赋能,帮助使用 Intel 技术的客户降低设计风险。 


责编: 爱集微
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