HPC 开启算力革命，EDA 产业如何破局？

作者：爱集微 2023-05-24

来源：爱集微 #Cadence# #EDA# #HPC#

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在金融服务、智能制造、医疗保健以及媒体娱乐等行业的推动下，全球数据呈现爆发态势。根据 IDC Global DataSphere 的研究显示，2020 年-2025 年，全球数据总量将从 59ZB 大幅增长至 175ZB。其中，中国增速最快且体量最大，预计到 2025 年数据总量将增至 48.6ZB，全球市占比达到 27.8%。

在海量的数据面前，如何更好地处理数据并挖掘其背后的意义？数据中心被赋予了更高的使命。面对日益激增的数据浪潮，传统的堆硬件式计算服务器模式已经不堪负重，与此同时，曾经在军事、科研等高精尖领域发挥重要价值的 HPC，正在开启一场面向各行各业的新算力革命。

全球正在进入 HPC 大周期

那么到底什么是 HPC 呢？HPC 是英文 High Performance Computing 的缩写，中文译为高性能计算。高性能计算主要是通过多台服务器并行计算的方式，来提升整体的计算能力和容错能力。在此基础上，各个节点可以共同解决一个比任何一个节点单独完成的问题大得多的问题，从而达到“1+1>2”的效果。

未来几年，数字化转型、云计算和 AI 等应用将推动高性能计算渗透率加速提升，届时全球将逐步进入高性能计算的大周期。根据 TrendForce 的预测显示，2021 年-2027 年，全球 HPC 市场规模将从 368 亿美元增长至 568 亿美元，年均复合增长率达到 7.5%。

HPC 的高速发展

对底层芯片提出了新的要求

一个完整的计算机系统，通常由硬件系统和软件系统两大部分组成，其中硬件是计算机系统运行的基石，而硬件由各种各样的芯片集合组成。这意味着在高性能计算高速发展的时代，对 CPU、GPU、TPU、NPU、FPGA、ASIC、SoC 等高性能计算芯片，以及通信芯片、接口芯片、存储芯片等的需求量有望持续上升。

在百亿级市场的积极驱动下，各大主流芯片企业皆纷纷入局高性能计算市场并加大投入，以期望在市场红利期分得一块蛋糕。

对于高性能计算来说，算力是第一要素，通常需要达到每秒万亿次级的计算速度，这对系统的处理器、内存带宽、运算方式、系统 I/O、存储等都提出了更高的要求。如何解决构建下一代超级计算机面临的性能、延迟、功耗及安全性问题，成为了行业关注的重点。

系统性的挑战同样存在于硬件层面，对于高性能计算芯片来讲，面对的计算任务越是复杂，系统对其计算能力、计算速度、数据存储和带宽等方面的要求就越高。为了能在这场“算力革命”中获得竞争优势，越来越多的芯片研发企业开始采用 Chiplet 和多 die 互联的技术将模块化设计的思维引入半导体制造和封装中，以获得更高的计算密度、更多的计算接口和更高的芯片良率；同时采用 DDR5/HBM2e 内存处理、PCIe Gen6/CXL2.0/UCIe 高速接口，以应对更高的存储需求；此外，他们还在尝试尽量缩短自家产品的面世时间，以获得市场先发优势。

面对挑战

EDA 如何助力大芯片产业成功破局？

那么，对于这些芯片企业而言，如何才能实现更大的产品竞争力，加速产品上市呢？正所谓“欲善其事，必先利其器”，因此若想在市场提高竞争力，首先要有更好的 EDA 工具，其次要有更多、更成熟的芯片设计模块储备，最后要有强有力的市场推广渠道和生态建设能力。

就 EDA 工具而言，高性能计算芯片的设计呈现出异构化和系统化趋势，传统的 EDA 工具已经不能满足市场所需。怎么理解呢？

芯片设计异构化

在过去几年中，新的体系结构和指令集在崛起，异构成为提升算力的重要实现手段，这种趋势不仅体现在设计中，还体现在制造领域，用不同的工艺、不同的节点、不同厂家的 IP 来实现整个 SoC 芯片。

芯片设计系统化

一方面，在过去三十年中，半导体产业的设计和制造是分离的，而如今异构的趋势又在某种程度上将两者重新统一起来了，因此 EDA 工具必须在设计阶段就考虑好如何满足 chiplet 系统的验证需求，这种上下游的协同要求 EDA 从设计阶段延伸到系统阶段，来覆盖整个应用创新周期的验证需求，以及需要有一个统一的流程来实现不同环节的互相验证、互相对比，以达成某种程度上的协同。

另一方面，近年来越来越多的系统厂商为了提升自身的差异化优势，也纷纷开始投入芯片研发，这些厂商会将他们对系统的理解带到了芯片定义中去，就势必会牵涉到软件和硬件的协同、多颗芯片和多个节点的协同等。

针对异构芯片的设计和验证挑战，Cadence 拥有一系列成熟的 IP、仿真速度更快、容量更大的 EDA 工具和智能化的验证平台。

其中，Cadence Design IP 提供了高性能、低延迟的网络基础设施和存储解决方案，包括 40G UltraLink D2D PHY、112G-XSR PAM4 IP、UCIe^™ PHY and Controller、DDR/LPDDR/HBM Phy and Controller 等，芯片设计企业借助这些 IP 可以减少大芯片设计和迭代的总投入成本，同时缩短产品的上市时间；而 Cadence Xcelium MC/ML、Verisium AI、Jasper SPV、Dynamic Duo（Palladium/Protium）等 EDA 工具则可以加快整体仿真速度，辅助企业实现快、准、好的硬件加速和原型验证。

针对芯片设计系统化趋势，Cadence System Performance Analyzer 可以帮助芯片设计企业识别典型 SoC 的内存子系统、互连和外围设备中的性能下降原因，同时管理和监控系统内各种启动器的相互冲突的性能目标，分析和解决系统性能瓶颈；而 Cadence Helium virtual platform 可以通过验证和调试嵌入式软件/固件，以及在系统级芯片的纯虚拟和混合配置上启动操作系统，从而帮助芯片设计企业加速系统级芯片的开发，实现由软件驱动的软硬件协同验证。

此外，针对边缘计算的低功耗和热需求，Cadence 还提供了 Palladium DPA、Xcelium Powerplay back、Joules+Innovus power analysis and optimization 等工具，从而能够更快、更精确地实现动态功耗分析、峰值功耗估计等。

针对从边缘到云端的数据中心和 IoT 应用，Cadence SBSA 提供了 Arm System Ready 架构认证解决方案。针对计算密度增加带来的芯片规模超出光罩尺寸的问题，Cadence Integrity 3D-IC 平台可以提供更好的 3D-IC 设计工具，采用 Chiplet 和 2.5D/3D-IC 封装来解决设计尺寸接近或超过光罩尺寸导致的良率问题。

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