2026年11月1日至11月4日，2026年IEEE亚洲固态电路会议（IEEE Asian Solid-State Circuits Conference，A-SSCC 2026）在中国台湾举行。我院毕晓君教授团队围绕高速多相时钟生成、高速光收发机以及硅光微环谐振器控制等方向取得的三项研究成果入选大会，展示了团队在高速集成电路、光互连接口及光电协同控制领域的最新研究进展。
面向高速链路的低抖动、高精度多相时钟生成
团队提出了一种结合强注入正交锁定环（Strong-Injection Quadrature-Locked Loop，SIQLL）与67.5°等效交叉耦合环形振荡器（67.5° Equivalent Cross-Coupled Ring Oscillator）的双级强注入多相时钟生成架构。论文题目为“A 6-to-12-GHz 0.37° Phase Error, 26.4fs RMS Jitter Multi-Phase Clock Generator Using a Strong-Injection Quadrature-Locked Loop and a 67.5° Equivalent Cross-Coupled Ring Oscillator”。我院毕晓君教授为论文唯一通讯作者，我院硕士研究生张亚轩、刘弘毅为共同第一作者，华中科技大学为论文第一完成单位。
随着5G/6G通信和高性能计算的发展，高速有线收发机对时钟系统的性能提出了更高要求，多相时钟的抖动和相位精度直接影响高速模数转换器（ADC）和时钟数据恢复（CDR）等电路的性能。然而，传统注入锁定环形振荡器存在抖动与相位误差之间的制约关系：增强注入虽然能够有效抑制抖动，却容易增大多相输出之间的相位误差。
针对这一问题，团队提出了两级强注入电路组成的注入锁定振荡器架构。第一级采用SIQLL产生低抖动、高精度的多相时钟信号，并通过与后级环形振荡器一致的闭环结构，减小级间频率失配。第二级采用67.5°等效交叉耦合注入技术，将强注入引入的残余相位误差转化为各相位输出的共模偏移，从而校准多相时钟的相位间隔。通过两级电路协同工作，实现了抖动抑制与相位精度的兼顾。
图1展示了本研究实现的双级强注入多相时钟生成芯片的显微照片。该芯片采用28 nm CMOS工艺实现，核心面积仅为0.031 mm²。
图1多相时钟生成芯片的显微照片
图2展示了双级强注入多相时钟生成芯片的测试结果。芯片在6–12 GHz频率范围内实现了小于0.37°的相位误差，在8 GHz工作频率下实现26.39 fs RMS抖动，功耗为20.6 mW，展现出优异的低抖动和高精度多相时钟生成性能。
图2多相时钟生成芯片的测试结果
面向超高速光互连的高带宽光收发机芯片
随着人工智能数据中心和高速计算系统的发展，光互连链路正朝着更高传输容量、更低时延和更高能效的方向演进。面向高速光接口中调制器终端阻抗变化、发射端频率响应起伏，以及接收端噪声与线性度难以兼顾等问题，毕晓君教授团队实现了一种基于90 nm SiGe BiCMOS工艺的4×256-Gb/s PAM-4光收发机芯片。论文题目为“A 4×256-Gb/s PAM-4 Optical Transceiver with TQN-Assisted Impedance-Tolerant Driver and Dynamic-Gain-Allocated Linear TIA in 90-nm SiGe BiCMOS”。我院毕晓君教授为论文唯一通讯作者，我院博士研究生叶镇恺、徐子昂为共同第一作者，华中科技大学为论文第一完成单位。
图3发射端和接收端的芯片显微照片
图3展示了发射端和接收端的芯片显微照片。在发射端，团队提出了一种可调Q值陷波（Tunable-Q Notch，TQN）辅助的阻抗容忍型调制器驱动器。该结构将可调陷波网络集成于预驱动级，通过频率预失真补偿调制器终端阻抗变化引起的中频响应起伏。仿真结果表明，在30–50 Ω终端阻抗范围内，电光响应起伏可降低至0.5 dB以内，眼图开口提升约50%。此外，采用开集电极输出级，避免了片上50 Ω上拉终端，相较于传统CML驱动器可降低约50%的输出负载功耗。在接收端，团队提出了一种动态增益分配线性跨阻放大器（TIA）。该结构采用全差分跨阻输入级与两级可变增益放大器协同工作，并通过引入负电容单元拓展带宽。自动增益控制环路根据输入信号幅度动态分配两级增益：在小信号条件下保持前级较高增益，以降低输入等效噪声；在大信号条件下优先回退前级增益，避免电路过早进入压缩状态，同时利用后级调节输出幅度，从而兼顾噪声性能与线性度。
图4发射端测试结果
图4和图5展示了发射端和接收端的测试结果。发射端模拟带宽达到75.2 GHz，支持128-Gbaud PAM-4信号传输；接收端S参数带宽达到77.1 GHz，跨阻带宽达到71.9 GHz。芯片实现了4通道、每通道256 Gb/s的PAM-4光收发能力，展现出高带宽、高线性度和良好的阻抗适应能力。
图5接收端测试结果
面向硅光DWDM系统的微环谐振器自主校准与波长锁定
毕晓君教授团队和华为合作研发了一种面向耦合微环谐振器的自主失谐校准与波长锁定芯片，通过独立控制两个微环的加热器，实现谐振峰的分别调节。芯片集成了光电流检测模拟前端、协同控制双DAC加热驱动阵列和数字控制状态机，并采用四步迭代校准算法，实现微环谐振失配的自主校准与波长锁定。论文题目为“An Autonomous Resonance-Misalignment Calibration and Wavelength-Locking IC for Coupled-Ring Resonators Using Co-Controlled DACs in 28-nm CMOS”。我院毕晓君教授为论文唯一通讯作者，我院博士研究生林亚龙为第一作者，华中科技大学为论文第一完成单位。
密集波分复用（DWDM）系统需要高选择性的光学滤波器，以实现不同信道的分离并抑制相邻信道串扰。耦合微环谐振器（Coupled-Ring Resonators，CRRs）具有平坦通带、陡峭滚降和较高带外抑制等优势，是实现高性能DWDM光学滤波的重要技术方案。然而，受工艺偏差影响，两个微环的谐振波长可能发生失配，导致滤波响应畸变、插入损耗增加和串扰恶化。
在芯片模拟部分，团队设计了一种非线性增益的接收信号强度指示（RSSI）缓冲器，有效扩大了模拟前端的信号接收范围，从而避免了传统可编程增益跨阻放大器带来的额外硬件开销；同时，基于峰值跟踪原理设计并采用了1-bit误差A/D转换技术。针对双环热调谐的高精度、大范围要求，团队设计了分段译码架构DAC，并结合脉冲宽度调制（PWM）技术，将调节分辨率扩展至14 bit；在DAC输出级级联热调谐驱动器，使最大可支持调节电压达3 V，热调谐功率达45 mW。
团队进一步提出四步迭代式谐振对准算法，通过双DAC协同扫描、分别锁定两个微环以及最终精细调节，实现不同初始失谐条件下的自动校准。测试结果表明，该算法能够在4次迭代内完成收敛；在约15 ℃的环境温度变化过程中，芯片仍能够保持稳定锁定。完成波长锁定后，系统验证了10 Gb/s及以上的数据传输。
图6展示了自主失谐校准与波长锁定芯片的功耗分布和显微照片。该芯片采用28 nm CMOS工艺实现，面积为0.058 mm²，电路控制功耗为10.43 mW。
图6芯片的功耗分布和显微照片
图7展示了两种初始失谐条件下的实测波长锁定过程，校准算法均在4次迭代内收敛。此外，在约15 ℃的环境温度变化下，芯片始终保持锁定。研究验证了通过独立加热控制和数字闭环校准，实现耦合微环谐振器自动失谐校准与稳定波长锁定的可行性，为高性能DWDM光学滤波及硅光收发系统提供了新的电路实现方案。
图7波长锁定芯片测试结果
A-SSCC是IEEE固态电路学会（IEEE Solid-State Circuits Society）全额赞助的五大会议之一，也是亚洲集成电路与系统设计领域具有重要影响力的国际学术会议。本届会议共收到来自全球18个国家和地区的395篇投稿，经评审遴选出149篇论文进行口头报告。会议以“IC the Future of AI”为主题，聚焦人工智能时代集成电路与系统设计的前沿技术与发展趋势。
近年来，毕晓君教授团队持续聚焦高能效、高带宽光接口收发机芯片及相关集成电路技术，围绕高速数据传输、光电协同集成以及关键电路模块设计等方向开展深入研究，致力于突破高速互连系统在传输带宽、能效和集成度等方面面临的技术挑战。团队坚持面向学术前沿与产业需求，积极探索新型电路架构与关键技术，注重将理论研究、芯片设计和工程验证相结合，不断推动研究成果向实际应用转化。同时，团队与产业界保持紧密合作，围绕高速光互连领域的技术需求开展协同攻关，持续提升研究工作的创新性与工程价值。上述研究得到了课题组主持的国家重点研发计划课题、国家自然科学基金项目以及华为重点合作研究项目的支持。
