近日，学院马子超副教授、周长见教授团队联合香港科技大学Mansun Chan教授，在二维半导体器件集成技术领域取得新进展。相关成果以“Multiscale van der Waals Metallization via Peel-Front Strain Engineering”为题发表于国际知名期刊《Nano Letters》，并入选当期封面。
微电子学院博士研究生闫晗为论文第一作者，马子超副教授与周长见教授为论文共同通讯作者。相关器件的制备与测试依托华南理工大学微纳电子平台完成。
成果介绍
二维半导体具有原子级厚度和优异的栅控能力，被视为集成电路持续微缩、单片三维集成以及异质异构集成的重要候选材料，近年来已从单个器件发展到数千晶体管规模的集成电路。无损转印是构建高性能二维器件与集成电路的关键技术，转印金属电极可与二维材料形成无损伤的范德华接触，显著改善器件接触特性，在单片三维堆叠技术路线中还兼具低热预算、低应力和低成本的优势。然而，先进节点电路集成要求金属电极与互连覆盖从纳米级接触到毫米级布线的多个尺度，而金属延展性强，转移过程中易发生形变、开裂和起皱，已报道的转移电极尺寸因此长期局限在微米量级，成为二维集成电路转印制造技术的关键瓶颈之一。
该工作揭示，纳米尺度转印金属的几何完整性取决于转印载体剥离前沿处集中的应变。据此，研究团队提出了力学指导的转印载体优化设计方法，使载体选取由经验试错转向定量设计。优化后，单次转印工艺即可实现最小线宽80 nm，最小间距70 nm以及毫米尺度金属结构的保真集成，特征尺寸达到90 nm CMOS工艺节点金属层的尺寸水平。
该方法成功制备了4 mm × 4 mm规模的MoS2忆阻器交叉阵列、结面积0.0065 μm2的交叉结忆阻器，以及沟道长度70 nm的MoS2场效应晶体管。与蒸镀、溅射等传统金属沉积工艺制备的器件相比，具有转印电极的器件均一性更好、工作电压更低，耐久性提升一个数量级以上。该工作为二维电子器件从单器件走向电路级集成提供了一条可规模化、可扩展的范德华金属化途径。
期刊简介
《Nano Letters》是美国化学会（ACS）旗下的纳米科学与技术领域Top期刊，该期刊最新影响因子为9.1，JCR 分区为 Q1。
