2026 年 10 月 18—20 日，第六届 RISC-V 中国峰会在深圳会展中心（福田）举行。本届峰会汇聚全球 RISC-V 生态的架构设计者、IP 厂商、EDA 厂商、操作系统与软硬件开发者，围绕 AI 算力、高性能计算、软件生态、芯片设计与验证等方向展开三天高密度交流。
思尔芯（S2C）连续第四年受邀参会，现场设有展台集中呈现"AI + EDA + RISC-V 验证”的工程实践，并在"芯片设计与验证”分论坛发表主题演讲，系统解读面向 RISC-V 系统开发的大模型驱动虚拟平台与人机协同调试工作流。
展台：现场演示与生态伙伴的协同成果
思尔芯展台围绕“与RISC-V 主流 IP 的系统级验证”，集中呈现了多项工程实践。在工具链能力方面，RCF Agent 实现了香山 RTL 的自动编译与分析。面向开源高性能 RISC-V 处理器核心，RCF Agent 可自动完成 RTL 编译流程的触发、报错收集与初步分析，有效降低大型 RTL 项目的上手门槛与迭代成本。
在生态合作方面，晶心科技Andes AX66 与 思尔芯S8-100 联合实测运行 Linux KVM 虚拟机。该配置依托 S8-100 的大容量特性，仅占用单颗 VP1902 资源的 55%，充分验证了 S8-100 对高性能 64 位 RISC-V 多核 IP 及端侧 AI 推理的完整支撑能力。展台技术交流氛围浓厚，前来观摩演示与深入探讨的参会者络绎不绝。
演讲：大模型驱动的虚拟平台与调试工作流
在第二日的“芯片设计与验证”分论坛，思尔芯带来题为《基于大模型驱动的RISC-V虚拟平台及调试工作流》（LLM-based RISC-V Virtual Platform & Debug Flow）的主题演讲。
随着RISC-V处理器和软件生态不断发展，系统启动、异常处理、驱动适配及软硬件协同问题日益复杂。故障往往横跨指令执行、特权模式、内存、中断和外设等多个层次，排查难度显著上升。传统调试方式依赖工程师反复检查日志、寄存器、内存和反汇编结果，不仅定位周期较长，也高度依赖个人经验，且调试过程与结论难以复用。
针对上述挑战，本次演讲介绍了一套面向RISC-V系统开发的大模型驱动虚拟平台及人机协同调试工作流。该平台能够运行固件、引导程序及操作系统，提供涵盖处理器、内存、总线、中断及常用外设的完整仿真环境，同时支持断点、观察点、状态检查、执行跟踪以及运行状态的保存与恢复，有效提升了系统级调试的效率与可复现性。 
演讲结束后，多位工程师上前与思尔芯技术团队继续交流，围绕虚拟平台接入方式、大模型训练数据来源以及是否支持自定义RISC-V扩展指令集等问题展开了深入讨论。
从验证系统到 AI +EDA的系统级验证方案
思尔芯已连续四年参加 RISC-V 中国峰会，从原型验证系统展示，到开源核验证支撑，再到大模型驱动调试工作流，思尔芯在 RISC-V 生态中的角色也正从“验证系统提供商”向“AI +EDA系统级验证方案提供商”持续演进。
未来，思尔芯将继续围绕 RISC-V 芯片设计与系统验证需求，联合 IP、CPU 核心、操作系统及开源社区伙伴，推动 RISC-V 从架构创新走向工程落地与产业应用。
