芯和半导体:三款“王炸”EDA产品,精准应对高速链路中的“痛点”

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集微网消息,作为芯片设计的工具,EDA贯穿了集成电路产业链的每个环节,赋能集成电路设计与制造的创新升级,被誉为“芯片设计之母”。当前,在人工智能、5G、物联网、智能网联汽车等新兴市场快速发展的推动下,高速高频系统中的信号、电源、电磁兼容等新型问题层出不穷,为EDA设计带来了全新的挑战。

作为国内EDA行业的领军企业,芯和半导体科技(上海)股份有限公司(Xpeedic,简称“芯和半导体”)通过自研EDA产品和解决方案,提供覆盖IC、封装到系统的全产业链高速高频仿真EDA解决方案,可满足高速链路中不同应用场景的设计要求。

4月18日,集微网举办第63期“集微公开课”活动,特邀芯和半导体技术专家,以“从DesignCon技术趋势看国内高速系统EDA”为主题,为大家分享系统设计领域中所使用的领先EDA工具之最新技术规划蓝图与未来发展趋势,以及讲解芯和半导体自主研发的Notus、Hermes 3D、ChannelExpert三款EDA工具在系统设计应用中的产品特性、优势特点等。

DesignCon2023热门技术与趋势分享

今年2月,DesignCon2023技术大会在美国加州落下帷幕。会上,芯和半导体正式发布针对封装及板级的信号完整性、电源完整分析和热分析的全新EDA平台Notus;同时,以第一视角获得DesignCon2023大会中关于信号完整性、电源完整性和射频设计等应用领域的前沿技术趋势。

芯和高速技术专家Brian介绍,本次DesignCon2023大会聚焦高速数字设计、光通信、5G人工智能、先进封装等热门产业,提及224 Gbps以太网、PCIe 6.0、USB-4 v2以及芯片封装工艺等下一代推动电子设计发展的技术趋势。会上,“高速串行信号以太网”、“高速串行信号PCIe”、“高速并行信号DDR”等话题引起热议,并探讨关于PCB材料SI&test、过孔优化、直流阻隔电容器、线缆和连接器、电源完整性等方面的新技术。

“随着下一代以太网、DDR、PCIe、先进封装等技术的革新,机遇与挑战并存。”Brian表示,为应对全新挑战,紧抓发展机遇,芯和也规划了高速系统EDA工具未来发展“蓝图”。

“芯和的核心竞争力在于其先进而丰富的求解器技术:在电磁仿真方面,芯和的求解技术实现从矩量法到有限元,并衍生了Via和RLGC等电磁引擎;准静态有限元求解器去年已开始研发,预计今年下半年推出。在电路方面,芯和完善了统计、损态和时域仿真技术,应用于电路仿真的spice求解器预计今年将普及到ChannelExpert和XDS工具上。在电源仿真方面,芯和开发了DC、AC求解器。此外,芯和也在布局热应力方向,同时完成对先进封装和高速数字解决方案的重要升级。”Brian透露,随着今年即将发布的X3D和Xspice求解器引擎的导入,芯和将实现从芯片、封装到系统的设计与仿真全覆盖,可高效联动Fabless和Foundry。

Notus:提供高效率PCB板电源完整性分析

随着高电流密度、低工作电压的高速数字系统发展趋势,对于负载芯片的电源纹波规格要求更加严格。而信号快速切换引起的平面电压波动和高功率器件工作引起的温升效应皆会导致芯片供电不稳定和信号噪声过大。因此在PCB系统设计阶段进行电源完整性分析至关重要。

“电源完整性设计主要是为芯片提供干净稳定的电压,把负载芯片电源波动(DC&AC)控制在芯片SPEC内,同时避免电源噪音干扰信号。”芯和技术支持工程师Carrie表示。

Carrie指出,当前的系统向着低压大电流、高密小型化、高速高带宽的趋势演进。低压大电流带来的电源通道压降增大、芯片可容忍压降变小,使得对目标阻抗设计要求变得更加严苛;高密小型化引起的布线通道有限、去耦电容数量受空间限制、发热问题等;高速高带宽引起的高速信号速率提升、对电源噪声更加敏感等问题,都对系统的电源完整性提出了更高的要求。

对此,芯和可提供包含前仿真、后仿真、有源信号分析、一致性测试等在内的高速链路SI/PI综合解决方案,并推出SI/PI仿真平台——Notus

Carrie介绍道,Notus主要包括PI分析和SI分析,并支持封装级、板级和多板联合的电源完整性分析。PI分析主要是为设计者提供DC直流压降、AC频域阻抗、ET电热协同的仿真分析流程;SI分析主要提供S参数提取和低速拓扑仿真两个分析流程。Notus基于芯和强大的电磁场和多物理仿真引擎技术,功能强大、易于上手,可帮助设计者获得去耦电容组合最佳化方案,达到物料成本、产品性能和生产良率之间的最佳设计平衡点。

Hermes精准进行PCB、封装及联合结构链路的萃取和优化

在高速传输数字系统设计中,芯片封装、连接器与PCB联合结构链路上的封装Wire bond、焊球及焊盘、Via stub等因素,皆会导致传输信号衰减、阻抗突变和信号串扰等问题,进而严重影响高速传输数字系统中信号与电源的完整性。

芯和技术支持工程师Jay指出,当前,是否能支持主流设计文件Cadence、Mentor、Autocad等的导入,支持任意三维结构:如连接器、AC电容模型、PCB的任意3D结构建模,支持封装、封装与PCB联合结构下电源、高速信号的S参数提取,支持高精度高性能求解等都是后仿真工具所面临的挑战。设计者需要精准萃取联合结构链路参数,进行仿真优化,以获取最佳化产品性能。

对此,芯和推出具有自主知识产权,内嵌业内领先的自适应网格切分技术与三维全波电磁场仿真求解引擎FEM3D Solver(FEM3D)。

Jay表示,FEM3D采用自适应网络剖分技术结合有限元(FEM)求解技术以及分布式集群模拟加速技术(XHPC),可以满足任意三维结构的电磁场求解,求解精度可覆盖到太赫兹(THz)频率,能大幅度提高求解效率;支持参数化建模,实现模型的扫描优化分析;可用于PCB、封装、连接器等任意3D模型的联合建模的EM仿真求解,精确提取高速信号、电源模型的S参数,并实现电磁场分布分析,帮助设计者解决信号与电源完整性分析中的痛点。

ChannelExpert:准确进行PCB高速链路时域分析

芯和技术支持工程师Lily表示,随着人工智能、5G、HPC等场景的应用,促使芯片设计走向异构集成及系统化,使得PCB高速传输信号完整性面临多重挑战,包括先进制程引入的损耗、串扰、电源噪声等问题使得链路性能变差;低压大电流、复杂的封装形式增大了设计难度;速率越来越高,产品越来越复杂,过去的经验设计可能不再适用等。

Lily指出,工程师通常可以采用Bit-By-Bit(逐比特分析)、Statistical(统计分析)和PDA(峰值失真分析)等眼图分析方法,去判断高速链路传输的信号质量。其中,PDA可快速获取最差的眼图轮廓线,减少仿真运算量。

针对包含SerDes/DDR在内的高速链路系统,芯和推出用于高速数字信号链路仿真与分析软件ChannelExpert

Lily介绍道,ChannelExpert可实现DDR时域仿真分析,包括基于DDR BUS的时域仿真分析、基于8-BIT的时域仿真分析、DDR总线SSN仿真分析等;ChannelExpert还可实现Serdes时域分析,支持基于模板快速建立信道、基于IBIS-AMI模型仿真分析、基于理想TX/RX的SerDes通道分析等。

Lily表示,ChannelExpert可通过瞬态、统计进行眼图分析,评估链路信号质量,PDA算法提前预判worst case的码型和内眼图,减少仿真时间;同时,内置业内先进的时域仿真引擎和频域级联技术,能更便捷、更准确地建模和进行通道仿真,帮助设计者快速检查关键路径信号完整性指标,规避信号质量风险,缩短产品周期。

责编: 赵碧莹
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