上海立芯软件科技有限公司（简称上海立芯）于近日推出国内首款具有完全自主知识产权的数字集成电路布局及物理优化工具LePlace，为国内数字芯片物理设计环节最需要突破的布局布线流程工具提供了新的选择。
布局及物理优化是数字集成电路设计流程中最重要、也是最难的一步，它直接影响绕线和时序。不够优化的布局会导致绕线拥塞和时序难以满足，从而增加设计迭代，严重影响产品交付。随着集成电路设计规模的持续增大，先进工艺制程的不断演进，数字设计对布局环节提出许多新的挑战。特别是先进制程引入了更多更复杂的工艺规则，要满足这些复杂的规则且找到优化的布局方案，特别需要算法方面的创新。
LePlace是一款支持成熟及先进工艺的布局及物理优化工具，基于创新的布局布线技术和物理优化算法，主要用于超大规模集成电路布局，内嵌创新性的拥塞及时序驱动的布局技术，可以满足超大规模复杂设计所需的大容量和高性能要求。
LePlace主要技术
立芯软件董事长陈建利博士表示，“LePlace可处理千万级的单元规模（百亿级晶体管），其核心算法以独特的数学模型创新而获得国内外行业内的高度认可，有力地推动了集成电路布局布线算法的发展”。
LePlace图形界面
LePlace是针对大规模高性能芯片开发的一款布局及物理优化工具，汇集顶尖自主化技术，拥有鲜明的工具亮点。一方面，LePlace拥有布局、全局布线、布局合法化、静态时序分析、物理优化等齐全功能，支持千万门级网表的优化，以及具有基于机器学习模型的加速优化，可高效处理拥塞、时序和面积等问题并实现快速收敛，加速高性能复杂设计的迭代。在合法化中，LePlace拥有高效快速处理先进制程约束的能力，在解决FinFET技术所引起的多高度单元合法化等问题上有着极佳的表现。另一方面，LePlace与签核工具保持高度一致性，同时具有很好的易用性和通用流程设计。
立芯软件董事长陈建利博士进一步表示，“EDA工具好不好用，重点看其在关键技术性能上的表现。在CPU、GPU、DSP、DDR、Video等重要设计例子中，LePlace在时序、拥塞、面积优化等方面都已与标杆工具相当，在一些设计实例中甚至较标杆工具有5%-10%的优化和提升”。
LePlace工具已获得国内头部芯片设计公司的认可，后续会深度介入高端芯片的设计流程，同时有数家设计公司正在开展工具评估。
