“小芯片”集成“大系统”，长电科技新型异构集成技术平台XDFOI持续发力

集微网消息，在近日召开的“2022世界半导体大会”上，长电科技专家在“首届先进封装创新技术论坛” 上，做了题为《新型高性价比的异构集成技术平台》的演讲。

从半导体市场来看，新兴的终端产品应用方面的需求越来越复杂和多元化。当前AR、VR、云端、自动驾驶、人工智能等衍生出新的需求，例如：追求更高性能、更高传输速率、更高频宽等，这给先进制程下的芯片设计带来诸多挑战。

长电科技专家认为挑战主要来自以下几方面：一是随着芯片晶体管数量暴增，芯片的面积变大，造成芯片良率降低；二是随着半导体工艺进步，芯片设计难度和复杂度也在增加，带来芯片开发成本的增加；此外，多芯片的集成，不良率增加，也带来wafer成本的进一步增加等。

延续摩尔定律：异构集成“小芯片”实现“大效益”

面对上述挑战，异构集成的Chiplet被视为延续摩尔定律的重要途径。Chiplet就是把原来的芯片按照功能不同分成小芯片，异构集成是一个芯片先进封装的方式。

Chiplet最大的应用场合是“需要”采用异构集成的场合，从原理看，Chiplet通过将复杂芯片的不同功能分区，采用不同制程工艺生产单独裸片（Die），再使用先进封装互连技术整合在一起。

长电科技专家表示，异构集成的小芯片封装可以突破传统SoC制造面临的诸多挑战（掩膜规模极限和功能极限等），从而大幅提高芯片的良率，有利于降低设计的复杂度和设计成本以及降低芯片制造的成本。此外，Chiplet 继承了SoC的IP可复用特点的同时，进一步开启了半导体IP的新型复用模式，即硅片级别的IP 复用，进而缩短芯片上市时间。

作为集成电路封装测试龙头，长电科技也在布局Chiplet技术。长电科技积极支持和参与到全球范围内针对小芯片互联标准的制定过程中，已于今年6月加入UCIe产业联盟，共同致力于Chiplet核心技术突破和成品创新发展。

新型高性价比的异构集成技术平台：线宽小至2μm

去年7月，长电科技推出了XDFOI全系列极高密度扇出型封装解决方案。该解决方案在线宽或线距最小可达到2um的同时，可实现多层布线层；另外，采用了极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高带宽内存和无源器件。

当前，长电科技正持续推进XDFOI技术的生产应用和客户产品导入。目前，可应用于Chiplet的封装解决方案主要是SiP、FO_WLP 、2.5D和3D封装。

XDFOI技术不再采用硅通孔进行连接，在系统成本、封装尺寸上都具有一定优势，可以应用于工业、通信、汽车、人工智能、消费电子、高性能计算等多个领域。据长电科技介绍，XDFOI Chiplet的技术平台包括2D/2.5D/3D Chiplet，能够为客户提供从常规密度到极高密度，从极小尺寸到极大尺寸的一站式服务。

演讲最后，长电科技专家强调，从性能、成本、上市时间等方面来讲，小芯片异构集成封装较传统SoC制造封装更具优势，是整个半导体业界通力合作并持续发力的方向。

长电科技未来将持续与客户保持紧密的合作，继续推进高密度SiP集成技术，以注册商标XDFOI为主线的2.5D、3D晶圆级小芯片集成技术的生产应用和客户产品导入，为全球客户高度关注的芯片异构集成提供高性价比、高集成度、高密度互联和高可靠性的解决方案,引领先进芯片成品制造技术创新迈向新高度。