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省钱又省时!5nm及以下节点的多重曝光工艺有这些

来源:爱集微

#mentor#

2020-08-20

在芯片制造过程中,为了将掩模版上的设计线路图形转移到硅片上,首先需要通过曝光工艺(光刻)来实现转移,然后通过刻蚀工艺得到硅图形。光刻技术最早应用于印刷行业,并且是早期制造PCB的主要技术。自20世纪50年代开始,光刻技术逐步成为集成电路芯片制造中图形转移的主流技术。

过去几十年里,芯片制造商一直使用193nm波长的ArF深紫外(DUV)光刻技术来生产芯片。

不过随着集成电路制造工艺持续微缩,尤其在进入7nm、5nm时代后,芯片集成度不断提升,在追求更高的图形密度的目的之下,无论如何改进ArF光的生产工艺,都无法再满足相应需求。

因为在7nm节点集成电路产品工艺技术的开发上,采用193浸式(193i)光刻技术需要进行四重曝光,这意味着需要多次更换掩膜版,使得在多重对准方面面临极大的挑战,良品率难以提高、量产难度增大。

为解决这一问题,极紫外(EUV)光刻技术适时而生。因其波长短(13.5nm)、分辨率高,能够实现更好的保真度,且只需进行单次图形曝光,减少了掩模版数目,促成了更高的成品率,因此成为应用于10nm以下,比DUV多重曝光技术成本更低的一种光刻技术。

然而,当工艺推进至5nm节点时,即使采用EUV技术,也需要进行双重曝光,这样才能够获得更为紧密的图案间距。

但是,有关对齐的问题也再次困扰行业。

另外需要注意的是,根据摩尔定律,芯片集成的晶体管数目与日俱增,尽管对工艺的要求越来越高,但行业始终面临着相当大的瓶颈——即分辨率的提高,而现实是更小波长的光刻机难于制造。

因此考虑到在最先进的工艺下单掩膜 EUV 分辨率面临的挑战以及双重曝光 (DP) 光刻-蚀刻-光刻-蚀刻 (LELE) 工艺固有的对齐问题,自对齐多重曝光工艺发展为行业趋势。



(SALELE 自对齐过程:(a) 将 LE2 与 LE1 对齐。(b) 最终制造的形状。)

现下,最常见的自对齐多重曝光技术被称为自对齐双重曝光 (SADP),同时SADP 中所用的技术也可轻松沿用至自对齐四重曝光 (SAQP)。

但问题又来了:在使用掩膜印制电介质阻挡的过程中,通常缩小至小于新工艺的间距会增加工艺变异,从而增加对阻挡的可印制性约束。因此,必须优化阻挡形状的放置,然而通过添加冗余金属的技术则必须要考虑增加的电容问题。

所以自对齐光刻-蚀刻-光刻-蚀刻(SALELE )工艺出现了,其不添加任何冗余金属,意味着没有额外的电容,可以说,该技术结合了自对齐多重曝光和 LELE 工艺多个方面。

如今,自对齐多重曝光工艺已成为最先进工艺的必要条件,可避免与 DP/TP/QP LE n 工艺相关的未对齐问题,并提高了图形保真度;而这其中,IMEC 和 Mentor共同创建、优化、设计和支持的可用于生产的SALELE 工艺,则具备一些更有前景的优势。

具体的工作原理是什么呢?如果您想进一步了解SADP、SAQP 和 SALELE的相关机制,请点击这里下载白皮书查看原文。

责编: Aki

小山

作者

微信:S1793562188

邮箱:xuss@lunion.com.cn

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